据报道,SK海力士第六代10纳米级(1c nm)DRAM内存工艺良率已提升至约80%,较去年下半年的60%显著优化。业界普遍认为,DRAM良率达80%-90%即可投入量产,这意味着该技术即将满足大规模生产条件。
去年8月,SK海力士率先研发出基于1c nm制程的DDR5 DRAM,其生产率、速度和能效均优于前代技术。该工艺还将应用于LPDDR6、GDDR7等产品。不过,在高带宽内存(HBM)领域,SK海力士短期内仍将沿用成熟的1b nm工艺,今年量产的HBM4内存暂不升级至第六代制程。
此前,SK海力士在2024第四季度财报会议上宣布,已确保10纳米级第6代(1c) DRAM的生产能力,并表示:“我们计划从今年下半年开始量产并应用于通用DRAM。我们在开发阶段已经超过了最初的量产良率目标,我们相信,随着产能增加,将有可能大幅降低成本,1c DRAM将应用于HBM4E,以保持市场领先地位。”
2025年初,有报道称三星电子的1c nm DRAM制程开发进度出现延迟。原本计划在2024年12月将1c nm制程DRAM的良率提升至70%,达到结束开发工作、进入量产阶段所需的水平,但实际情况是,尽管三星在2023年末成功制得 1c nm DRAM 的良品晶粒,整体良率却无法满足要求。据市场人士透露,三星计划在未来六个月内将良率提升至约 70%。
三星上代1b nm内存于2022年10月完成开发、2023年5月量产,若按新计划,1c DRAM开发结束时间定于2025年中,量产则可能延后到2025年底,两代DRAM工艺间的间隔会来到约2.5 年,这明显长于1.5年的业界一般开发周期。
1c nm DRAM本身的推迟不仅影响了三星电子核心产品DDR5内存的量产时间,也波及了高带宽存储器(HBM)的开发,因为HBM4的开发高度依赖1c nm DRAM技术。三星此前计划在2025年内量产基于 1c nm DRAM和4nm逻辑芯片的HBM4,以领先制程赢得竞争优势,此次延迟无疑将影响HBM4的整个市场布局。
2025年2月,有报道称三星电子针对1c nm制程DRAM内存进行了设计调整,以期更快实现良率提升。
此前,三星电子为1c nm内存设定了更为严格的线宽要求,目的是增加存储密度,提升单位晶圆的位元产出,进而建立相较竞争对手的成本优势。不过更低的线宽也意味着对工艺稳定性的要求更高,这对三星造成了良率方面的压力。知情人士透露,三星电子在 2024 年底对 1c nm DRAM的设计进行了更改:核心电路线宽保持不变,外围电路线宽的要求则被放松,目的是尽快让 1c nm 的良率上升至支持大规律量产的水平
根据美光官方消息,其在2月26日宣布已率先向生态系统合作伙伴及特定客户出货专为下一代CPU设计的1γ(1-gamma)第六代(10纳米级)DRAM节点DDR5内存样品。
据悉,美光1γ DRAM节点将首先应用于其16Gb DDR5 DRAM产品,并计划逐步整合至美光内存产品组合中,以满足AI产业对高性能、高能效内存解决方案日益增长的需求。该款16Gb DDR5产品的数据传输速率可达9200MT/s,与前代产品相比,速率提升高达15%,功耗降低超过20%。
美光16Gb DDR5芯片的数据传输速率达到了9200 MT/s,远高于最新版DDR5规范中的任何规格。美光强调,这些芯片能够以符合JEDEC标准的速度运行,并且更高的速度等级将为未来的产品提供一定的前瞻性,并与下一代CPU兼容。
美光1γ DRAM节点的创新得益于CMOS技术的进步,包括下一代高K金属栅极技术,它提升了晶体管性能,实现了更高的速率、更优化的设计以及更小的特征尺寸,从而带来功耗降低和性能扩展的双重优势。此外,通过采EUV光刻技术,1γ节点利用极短波长在硅晶圆上刻画出更精细的特征,从而获得了业界领先的容量密度优势。
1γ节点作为未来产品的基石,将被全面整合到美光的内存产品组合中。其中,基于1γ的DDR5内存解决方案为数据中心提供高达15%的性能提升,增强能效,并支持服务器性能的持续扩展,使数据中心能够在未来的机架级功耗和散热设计中实现优化。
1γ低功耗DRAM解決方案可提供更高的能效及带宽,提升端侧AI解决方案的用户体验。在AI PC中,1γ DDR5 SODIMMs可提升性能并降低20%的功耗,从而延长续航,优化笔记本电脑的用户体验;在移动设备,1γ LPDDR5X 可提供卓越的AI体验,延续美光在移动设备领域的领先地位;在汽车领域,基于1γ的LPDDR5X内存可提升容量、耐用性和性能,同时传输速率高达9600MT/s。
值得注意的是,美光的1γ DRAM目前主要在其日本工厂生产,该工厂于2024年安装了美光的首套EUV设备。随着产能扩大,美光计划在日本和中国台湾的工厂增加更多EUV设备。
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