硬件工程师工作的标志***付物就是电路板，而电路板的生产制造又必需原理图和PCB图纸，所以对于硬件工程师来说，PCB Layout也是岗位需求的关键技能。

在很多公司，硬件工程师可能不自己画板做layout（layout是个工作量比较大的活，现在在业界也流行外包的模式，属于相对容易切割和低频的环节），layout工作由专门的layout工程师完成。但是整个PCB要怎么布局，layout约束是什么，要画成什么样子，要怎么走线，review 评审，PCBA回板后调测，其实都是硬件工程师的职责，所以硬件工程师不单要懂layout，而且要比PCB layout工程师更“懂”，要门儿清。今天聊聊硬件工程师面试Layout相关问题。

PCB layout时要考虑哪些方面的问题？硬件工程师看一个PCB layout要从哪些方面考量？review一份PCB要考量哪些方面的内容？
SI，高速信号，重要信号，敏感信号的信号完整性；
PI，电源退藕，电源通流，通路压降；
EMC相关设计，防ESD，防RE的，防雷击浪涌的，增加电气隔离度的；射频相关设计，射频电路的匹配，防射频干扰，densense设计；
重要环路，高dV/dt，高dI/dt的环路，电源环路，开关电源的SW环路，电机驱动的三相桥，H桥SW节点，CLASS D功放电路等；
特殊器件的一些layout要求，温度敏感，应力敏感，静电敏感的，需特殊工艺安装的，如一些mems传感器，一些APD，SPD等；
DFM，可生产制造性设计，生产制造的难度关乎良率和成本，能简则简，是否有一些不是必要但增加生产制造难度的设计；
DFT，可测试性设计，是否便于后端生产制造测试，一些测试点大小间距设计是否合理；
散热，高功率密度器件/电路的PCB散热设计；
可靠性相关的设计，例如机械应力，机械孔，高重器件的布局；哪里需要增加必须的结构加强件；
合规性要求：例如某些产品的安规要求，爬电距离，电气隔离度，绝缘度等；
产品堆叠的需求：哪里开孔哪里掏洞，哪里摆连接器与其他模块互联等；
成本：是否必需这么多层？是否必需盲埋孔等等；
PCB走线阻抗的影响因素。线宽、铜厚、介质介电常数和叠层结构，对于微带线和带状线特征阻抗计算公式。

问题举例：哪些因数会影响布线的阻抗及差分阻抗？不同阻抗如何在同一块板子上实现？若xx板上一根设计单端50欧走线实测出来60欧，可能是什么原因，有哪些改善措施？

3.差分走线差分阻抗如何实现？相对于单端走线阻抗，除了线宽、铜厚、介质介电常数和叠层结构，差分走线阻抗关键因素还有差分对的线距。

问题举例：若xx板上一对差分走线90欧走线实测出来80/100欧，可能是什么原因，有哪些改善措施？

4.常用走线阻抗计算/仿真软件。SI9000。

5.常见需控阻抗的走线及其阻抗要求。DDR的DQ, DA，一般射频走线，SDMMC, SDIO 单端50ohm（应用最多）；早期一些音视频信号，卫星射频通信信号单端75ohm；USB,PCIE，SATA一般90ohm，另外有些SOC要求85ohm；MIPI DPHY/CPHY/MPHY，LVDS，以太网，HDMI，DP 一般100ohm，另外有些SOC要求95ohm。常见的走线特征阻抗基本就是这几种。一般阻抗容差要求是±5%~±10%，要求越好难度越高成本越高。

6.PCB制板时特征阻抗是怎么检测的？制板时在空闲处专门设计了Test Coupon，俗称阻抗条，专门用来测试PCB成品阻抗数据。常见的测试仪器有：TDR，专用的PCB阻抗仪，网络分析仪。

7.共面阻抗。信号线与参考平面（通常是地平面）共面布局时的阻抗。在高速电路和射频电路中比较常见。

常见问题：2层板可以实现控阻抗吗？在xx产品2层板PCB里有一个射频天线信号，请问该如何走线？

8.常见叠层典型走线阻抗的线宽线距。例如4,6,8层0.8mm，1.0mm，1.2mm，1.6mm板厚的50，90，100ohm走线的线宽线距，各家板厂都有细小差异，但大差不差，直接记住就好。

9.钝角走线的原因。为什么不能锐角/直角走线？阻抗不连续，尖端放电，影响生产良率。

常见问题：给一些锐角/直角走线的图，问走线有什么问题？然后顺着问背后的原因为什么不能走锐角/直角？

10.隔层参考。在高速信号网络上器件的焊盘位置（串阻，串容，ESD，连接器）相邻参考层铜皮挖空，参考第三层甚至第四层。通过调整信号线与参考平面之间的距离来控制线宽，阻抗。

常见问题：给一个隔层参考的图，问为什么要掏空这里？掏多掏少是怎么定的？

给出一个问题，原因可能是这段没有做隔层参考的走线为了控阻抗比较细，走线损耗比较大，问可能是什么原因，怎么改善？例如xx产品WIFI/BT射频天线信号PCB是这样子（走线偏长，又没有隔层参考），可能会有什么风险？如何改善？

Layout相关问题还挺多，今天先聊到这，后面继续。

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